VHDL ve Verilog'da Kullanılan Sözdizimi ve Dil Yapıları

Adı : VHDL ve Verilog'da Kullanılan Sözdizimi ve Dil Yapıları

VHDL ve Verilog, dijital tasarım uygulamaları için iki farklı programlama dili olarak kullanılan araçlardır. Her ikisi de tasarım sürecini kolaylaştırır ve doğru çalışan bir işlemci veya cihaz üretmek için kullanılır. Bu yazıda, VHDL ve Verilog'un sözdizimi ve dil yapıları hakkında ayrıntılı bilgi verilecektir.
Sözdizimi
VHDL ve Verilog'un sözdizimi benzerlik gösterir. İkisi de birbirlerine benzer şekilde tasarlanmıştır. Her iki programlama dili de modül veya tasarım biriminin belirtilen isimlerle birlikte tanımlanmasına izin verirler. İşlevler, değişkenler, sabit değerler, bit operatörleri ve anlık işlemler gibi diğer öğeler de benzer şekilde kullanılır.
VHDL
VHDL, Verilog'un aksine bir Nesneye Yönelik Programlama dilidir. VHDL'de aşağıdaki sözdizimi kuralları mevcuttur:
- Her bir satır, virgül, noktalı virgül ve bitişik rakamlar arasında ayrılmışlığa uygun olmalıdır.
- Nesnelere bir etiket adı verilir, örneğin, değişken adları veya modül tanımları vb.
- Bellek oluşturmak için kesme işaretleri kullanılabilir.
- IPC (Inter Process Communication) yapısı da tanımlanabilir.
VHDL, Nesneye Yönelik Programlama dili olarak anılmasına rağmen, doğrusal kod yapısına sahip bir dillde sıkça kullanılan kodların kullanımı olarak da ortaya çıkabilir.
Verilog
Verilog, VHDL'den daha basit bir sözdizimi yapısına sahiptir. Temel kurallar aşağıdaki gibidir:
- Verilog'da işlev modülleri hayvan adlarıyla tanımlanır. Adı belirtilirken her zaman “modül” kelimesi başına eklenir.
- Modüller bloklar, test aşamaları ve diğer elemanlardan oluşabilir.
- Cable adlı yapı, özellikle bükümlü kablolar ve koaksiyel kablolar gibi elektronik aletler için kullanım neden indüktif ve kapasitif olmayan elektriksel bir bağlantıya izin verir.
- Verilog, sıralı işlem birimlerinde basit bir fiş ve-priz tasarımı ile çalışır.
Dil Yapısı
VHDL
VHDL, özellikle cihaz ve işlemcinin işlevselliği konusunda ayrıntılı bir bilgi sağlayabilir. VHDL'nin en önemli avantajlarından biri, kodlamayı düzenlerken, tasarlanan Nesne'ye kolay erişim sağlayabilecek biridir. VHDL tasarımı, yeni bir tasarım oluşturulurken bir modül olarak tasarlanır. Bu kapsamlı yapı sınıflandırma yapmak için çok kullanışlıdır.
Verilog
Verilog'un dil yapısı, VHDL'ye çok benzer. Bir modülün başlatılması, tasarımı ve kendi referanslarını oluşturmalar için kullanılan değişkenlerin tanımlanması gibi temel özellikler aynıdır. Verilog tasarımlarındaki kaynaklar da VHDL'den gözlemlenebilecek bir tasarıma sahiptir. Ancak, Verilog tasarımı daha küçük ve daha basit bir dildir.
Örnekler
VHDL
Aşağıda, bir VHDL kodlaması örneği verilmiştir.
entity D flip flop is
Port ( D : in STD_LOGIC;
CLK : in STD_LOGIC;
Q : out STD_LOGIC);
end D flip flop;

architecture Behavioral of D flip flop is
begin
process (CLK)
begin
if (CLK'event and CLK = '1') then
Q <= D;
end if;
end process;
end Behavioral;
Bu kodda, D, CLK ve Q adında üç giriş/çıkış portu bulunuyor. D FF adında bir kimlik numarası taşıyan ve CLK ve D'ye bağlı bir işlem, if durumunun kontrolünde kullanılır. Aynı zamanda Q'ya D bağlıdır ve CLK, Akış Değişikliği örneğinden etkilendirilir.
Verilog
Verilog dil yapısına bir örnek aşağıda verilmiştir:
module A(input A, B, C, output D);
wire X, Y;

assign X = A & B;
assign Y = ~X;
assign D = Y | C;
endmodule
Bu kod, bir top düzey modülü olduğu ve A, B ve C girişlerinin birbirine bağlandığı bir devre bağlantısı tasarlanmış bir tasarımdır. Çıktı portu D'ye, Y işlevi, C adlı bir port yapmakta ve module'un blok yapıları ile yazılmış olan tasarımı çalıştırmaktadır.
Sık sorulan sorular
1- Verilog, VHDL'den daha popüler mi?
Verilog ve VHDL'nin her ikisi de çok popüler ve sık kullanılmaktadır. Her birinin kendine özgü özellikleri vardır. Verilog, daha az karmaşık cihaz tasarımlarında ve yeni başlayanlar için daha kolay bir dildir. VHDL, karmaşık cihaz tasarımları için daha uygundur.
2- VHDL neden daha karmaşıktır?
VHDL dijital kart tasarımı için daha eski bir dildir ve Nesneye Yönelik Dil (Object Oriented Language) temelinde yapıldığı için Verilog'dan daha karmaşıktır. VHDL, daha güçlü bir dildir ve daha ayrıntılı cihaz tasarımları için daha uygun olan bir dil olarak kabul edilir.
3- VHDL ve Verilog, farklı alanlarda kullanılabilir mi?
Her ikisi de dijital kart tasarımı için kullanılabilen uygulamalardır. VHDL, daha karmaşık cihazlar, işlemciler vb visualleştirme alanında kullanılabilirken, Verilog, daha basit cihazlar, elektrikli kontrol sistemleri gibi farklı alanlarda da kullanılabilmektedir.
Sonuç olarak, VHDL ve Verilog, dijital tasarımın iki ana aracıdır. Her biri kendine özgü özelliklere sahiptir ve farklı cihaz tasarımlarında kullanılır. VHDL, karmaşık tasarımlar için daha uygun bir dil olarak kabul edilirken, Verilog, daha basit tasarımlar için daha uygundur.